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我国5纳米碳纳米管CMOS器件究新实现新突破

本文摘要:集成电路发展的基本方式在于晶体管的尺寸削减,从而性能和集成度,获得更加慢功能更加简单的芯片。目前主流CMOS技术将要发展到10纳米技术节点,先前发展将受到来自物理规律和生产成本的容许,很难之后提高,“摩尔定律”有可能面对落幕。20多年来,科学界和产业界仍然在探寻各种新材料和新的原理的晶体管技术,以望替代硅基CMOS技术。但是到目前为止,并没机构需要构建10纳米的新型CMOS器件,而且也没新型器件需要在性能上确实多达最差的硅基CMOS器件。

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集成电路发展的基本方式在于晶体管的尺寸削减,从而性能和集成度,获得更加慢功能更加简单的芯片。目前主流CMOS技术将要发展到10纳米技术节点,先前发展将受到来自物理规律和生产成本的容许,很难之后提高,“摩尔定律”有可能面对落幕。20多年来,科学界和产业界仍然在探寻各种新材料和新的原理的晶体管技术,以望替代硅基CMOS技术。但是到目前为止,并没机构需要构建10纳米的新型CMOS器件,而且也没新型器件需要在性能上确实多达最差的硅基CMOS器件。

碳纳米管被指出是建构亚10纳米晶体管的理想材料,其原子量级的管径确保了器件具备出色的栅极静电控制能力,更容易解决较短沟道效应;超高的载流子迁移率则确保器件具备更高的性能和更加较低的功耗。理论研究指出碳管器件相对于硅基器件来说具备5-10倍的速度和功耗优势,未来将会符合后摩尔时代集成电路的发展市场需求。但是已构建的大于碳纳米管CMOS器件仅有衰退在20nm栅长(2014年IBM),而且性能相比之下高于预期。

北京大学信息科学技术学院彭练矛-张志勇课题组在碳纳米管电子学领域展开了十多年的研究,发展了整高性能碳纳米管CMOS晶体管的无掺入制取方法,通过掌控电极功函数来掌控晶体管的极性。彭练矛教授(左)和张志勇教授(右)5nm技术节点构建突破近年来,该课题组通过优化器件结构和制取工艺,首次构建了栅长为10纳米的碳纳米管顶栅CMOS场效应晶体管(对应于5纳米技术节点),p型和n型器件的亚阈值摆幅(subthresholdswing,SS)皆为70mV/DEC。器件性能不仅相比之下多达已公开发表的所有碳纳米管器件,并且更加较低的工作电压(0.4V)下,p型和n型晶体管性能皆多达了目前最差的(Intel公司的14纳米节点)硅基CMOS器件在0.7V电压下工作的性能。尤其碳管CMOS晶体管本征门延时超过了0.062ps,相等于14纳米硅基CMOS器件(0.22ps)的1/3。

图1:10纳米栅长碳纳米管CMOS器件。A:n型和p型器件截面图和栅堆垛层截面图;B-C:p型和n型碳管器件的移往曲线以及与硅基CMOS器件(Intel,14nm,22nm)的对比。D:碳管器件的本征门延时与14nm硅基CMOS对比。


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